研讨会
2026 中国设计研讨会
| 2026 年 7 月 8 日 | 上午 8:15 - 下午 5:30 | 上海 长荣桂冠酒店 |
| 2026 年 7 月 8 日 | 上午 8:15 - 下午 5:30 | 上海 长荣桂冠酒店 |
日期: 2026 年 7 月 8 日
时间: 上午 8:15 - 下午 5:30
地点: 上海 长荣桂冠酒店, 上海市浦东新区祖冲之路1136号
会议安排:
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上午会议将深入探讨为人工智能和其他尖端应用专门设计的最新接口和安全 IP 解决方案。主要产品包括信任根、机密计算技术、PCIe 重定时器与交换机、PCIe 7 与 CXL 3 控制器、HBM 与 GDDR、LPDDR内存控制器、 以及其他创新型 IP 解决方案。我们的专家将深入介绍这些技术如何帮助客户加速片上系统（SoC）开发、降低风险、缩短上市时间（T2M），并通过有效的差异化增强价值主张。
8:15 – 8:45: 注册
8:45 – 9:00: 欢迎致辞与介绍
9:00 – 9:30: 面向 AI 训练与推理的先进存储器技术
9:30 – 10:00: PCIe 重定时器与交换机：构建高可靠、可扩展的 AI 互连架构
10:00 – 10:30: 基于机密计算的安全 AI 硬件部署
10:30 – 11:00: 上午茶歇
11:00 – 11:30: 为何 PCIe Gen 7 与 CXL 是 AI 时代的关键互连技术
11:30 – 12:00: 保护您的设备、资产和平台：可扩展的信任根技术
12:00 – 12:30: 量子时代的设备与数据保护
12:30 – 13:30: 午餐
（注：最终演讲题目如有变更，恕不另行通知）
下午的环节将由我们更广泛的 Rambus 生态合作伙伴带来演讲，他们将分享对行业关键趋势变化的洞察，并重点介绍先进技术。 本次分享将涵盖广泛的领域，包括 IP、FPGA 原型验证、安全评估以及实际 ASIC 设计经验，展示生态协作如何简化设计复杂度、提升集成效率，并支持更快速、更可靠的 SoC 开发——最终帮助团队加速实现营收转化（Time to Revenue）。
12:30 – 13:30: 午餐
13:30 – 13:55: 芯原: UCIe IP 与芯粒互联解决方案
13:55 – 14:20: 晟联科: PCIe 6.0 构筑极致稳定、持续领先的算力互联基石
14:20 – 14:45: 晶心科技: 面向功能安全应用的RISC-V车规CPU IP
14:45 – 15:10: M31: M31 × Rambus 驅動 IP 技術革新
15:10 – 15:40: 下午茶歇
15:40 – 16:05: Arteris: 无拥塞计算-从云到边缘的可扩展AI系统架构设计
16:05 – 16:30: S2C: 聚力生态成果， 思尔芯数字 EDA 赋能复杂芯片创新
16:30 – 16:55: DplsLab: SESIP助力中国供应链在中国境内外合规
16:55 – 17:25: 幸运抽奖与闭幕式
（注：最终合作伙伴演讲内容如有变更，恕不另行通知）
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